隨著人工智能（AI）與6G時代的加速到來，超高速有線互聯與毫米波無線互聯技術變得日益重要。其中，極低抖動整數分頻（Interger-N）與小數分頻（Fractional-N）鎖相環芯片扮演關鍵核心角色。

近日，中國科大微電子學院胡詣哲教授課題組在該領域研究取得重要突破，基于全新的“電荷舵采樣技術”（Charge-Steering Sampling，見圖1），分別提出了電荷域整數型和小數型高性能全數字鎖相環架構，成功實現了最低約60飛秒（fs）抖動的性能。相關成果以《A PLL Technique: Charge-Steering Sampling》和《A Charge-Domain Fractional-NADPLL based on Charge-Steering Sampling》為題，在集成電路領域著名期刊IEEE Journalof Solid-State Circuits（JSSC）連續發表，引發廣泛關注。

針對傳統亞采樣型模擬鎖相環存在模擬濾波器面積大、采樣隔離度低以及參考雜散顯著等問題，論文《A PLL Technique: Charge-Steering Sampling》提出了一種基于“電荷舵采樣”（Charge-Steering Sampling, CSS）機制的整數型全數字鎖相環架構。該技術具備高相位檢測增益，有效抑制帶內量化噪聲，并通過提升環路帶寬進一步削弱數控振蕩器（DCO）的相位噪聲影響。同時，多bit數字相位輸出顯著提升了鎖定速度與鎖定魯棒性。測試結果表明，該鎖相環實現了63飛秒（fs）的時鐘抖動和–52 dBc的參考雜散水平，具體性能如圖2所示。

圖1. 提出的“電荷舵采樣”技術工作原理

圖2. 基于“電荷舵采樣”的整數型全數字鎖相環測試結果

另一方面，傳統基于數字時間轉換器（DTC）的小數型鎖相環，其抖動與小數雜散性能通常受限于DTC本身的相位噪聲和非線性。為突破這一瓶頸，論文《A Charge-Domain Fractional-N ADPLL based on Charge-Steering Sampling》提出了一種全新的電荷域小數型全數字鎖相環架構（見圖3）。該架構融合了三項關鍵技術：基于電荷舵采樣（CSS）的高線性度相位檢測、中升編碼實現的高鑒相增益以及在電荷域內基于電容DAC的ΔΣ量化誤差補償機制，從而實現優異的小數分頻性能。芯片測試頻率范圍為21–25?GHz，結果如圖4所示：在整數模式下，積分抖動為96飛秒（fs），參考雜散達到–60?dBc；在小數模式下，積分抖動為168?fs，帶內最差小數雜散為–48?dBc。

圖3. 電荷域小數型全數字鎖相環架構

圖4. 電荷域小數型全數字鎖相環測試結果

微電子學院博士生陶韋臣為上述兩篇論文的第一作者，胡詣哲教授擔任通訊作者。該研究工作得到了安徽省集成電路科學與技術重點實驗室的大力支持。